1、Verilog是一種硬件描述語言，它最基本的功能，就是把一份電路圖用代碼的形式表示出來，然後讓計算機理解一份代碼所對應的電路。硬件描述語言有很多，現在主流的基本就是verilog，或者它的升級版systemverilog。
2、Verilog代碼和C、Java這種計算機程式語言有本質的不同，verilog裏基本所有寫出來的東西都會對應實際的電路。聲明變量的時候如果指定是一個reg，那麼這個變量就有寄存數值的功能，可以綜合出來一個實際的寄存器；如果指定是一段wire，那麼他就只能傳遞數據，只是表示一條線。在verilog裏寫一個判斷可能就對應了一個mux，寫一個for可能就是把一段電路重複好幾遍（這在電路設計中是不太實用的，for語句也好像只在systemverilog中才支持）。
